ko phải do IMC nhé, độ trễ truy cập bộ nhớ vẫn khá tốt, khả năng inter-core này làm mới, ko giống như Zen trước đó là trao đổi dữ liệu qua bộ nhớ, mà trao đổi dữ liệu qua chipset giống bản threadripper đầu tiên, dùng keo con voi dán.
Trao đổi dữ liệu cấp socket này khiên IO-die ko ưu tiên xử lý hoặc trình tự xử lý khá lâu nên độ trễ khá cao.
Trước có tin đồn Zen 5 sẽ có công nghệ Ladder cache. Trong khi giới thiệu kiến trúc ko thấy có đề cập. Liệu chăng đây là công nghệ này chưa thực sự hoàn thiện trong các bản bios hiện tại?
Việc L3 cache của 2 CCX khác nhau cùng chia sẽ sẽ khiến L3 cache có dung lượng cao hơn bình thường từ 32MB lên 64MB với độ trễ truy cập L3 tăng lên ko nhiều. Việc 1 con chip X3D trên cả 2 CCD sẽ lên tới 192MB cache. Liệu rằng chuyện này có thật hay ko, chúng ta chờ tới khi phiển bản X3D ròi sẽ biết.