baogiomoigiau
Senior Member
a cho xin link candence virtuoso crack với ạĐúng rồi, analog thì chỉ cần cadence virtuoso với spectre . vừa đọc sách vừa lắp mạch trên phần mềm thì sẽ hiểu nhanh hơn khả năng trúng tuyển cao hơn
a cho xin link candence virtuoso crack với ạĐúng rồi, analog thì chỉ cần cadence virtuoso với spectre . vừa đọc sách vừa lắp mạch trên phần mềm thì sẽ hiểu nhanh hơn khả năng trúng tuyển cao hơn
bạn học ở trường, khi đến những môn phù hợp, giảng viên sẽ cho các bạn tool phù hợp để xàia cho xin link candence virtuoso crack với ạ
vào đây mà tải nha bạn bbs.eetopa cho xin link candence virtuoso crack với ạ
PV với người Ấn chủ yếu KTS, C++ và Verilog/SystemVerilogcho em xin review truechip với ạ, em thấy đang có đợt tuyển
Anh cho em hỏi món analog layout có nhiều người ra được nước ngoài không ạ.vào đây mà tải nha bạn bbs.eetop
em thấy để kí hợp đồng 3 năm là có ràng buộc luôn hay sao ạPV với người Ấn chủ yếu KTS, C++ và Verilog/SystemVerilog
Bos thấy đang tuyển PD member, bữa tháy tuyển manager chắc là tuyển đc rồi hã mấy bác. Ai có thông tin team PD bên đó ko nhỉ.
đúng rồi đóem thấy để kí hợp đồng 3 năm là có ràng buộc luôn hay sao ạ

Circuit design bao giờ cũng cao hơn các nhánh khác do học khó hơn và trách nhiệm nhiều hơn. Chip mà có bug thì đa phần team Design sẽ bị dí đầu tiên![]()
anh trên 11 năm chưa, sao circuit design cao dữ vậy anh
trong circuit design thì mảng nào cao nhất vậy anhCircuit design bao giờ cũng cao hơn các nhánh khác do học khó hơn và trách nhiệm nhiều hơn. Chip mà có bug thì đa phần team Design sẽ bị dí đầu tiên

Mảng nào nhiều trách nhiệm nhất thì cao nhất đó bạntrong circuit design thì mảng nào cao nhất vậy anh![]()

mảng nào thế bácMảng nào nhiều trách nhiệm nhất thì cao nhất đó bạn![]()

Mảng giám đốc, manager á bạnmảng nào thế bác![]()
cơm mần có tí mà lên senior member rồi 
anh có thể cho em hỏi tí về ràng buộc thế nào k ạ, hơi tò mòđúng rồi đó![]()

anh có thể cho em hỏi tí về ràng buộc thế nào k ạ, hơi tò mò![]()