ngày sau cuối
Junior Member
Thấy thông tin mấy sếp hơi nghiên về softwareGreenchip (https://greenchipsgroup.com/) cty này nè bác
Thấy thông tin mấy sếp hơi nghiên về softwareGreenchip (https://greenchipsgroup.com/) cty này nè bác
FPGA ASIC có mà thiên về FPGA thì phảiThấy thông tin mấy sếp hơi nghiên về software
chuẩn bác, bác pv rồi àở Bình Thạnh à bác![]()
Bác đang đi làm àchuẩn bác, bác pv rồi à
không bác ơichuẩn bác, bác pv rồi à



bạn thử hỏi chatgpt xemMọi người cho e hỏi physical design khác với layout design như thế nào ạ.
phen lớp nào đấyđâu bác,có trường e(hcmute) là viễn thông học cả vi mạch luôn mà,viễn thông học khoai nhất :161 tín
Thì theo bên số thôi.Các bác cho em hỏi em khá thích môn kỹ thuật số, verilog thì có thể theo hướng nào ạ
bác nói cụ thể những cv gì được kh, và em cần phải chuẩn bị kiến thức gì để đi pv ạThì theo bên số thôi.
Bên digital thì có vài mảng: DV, PD, RTL, DFT. Bạn có thể lên diễn đàn vi mạch trên facebook có vài bài viết nói khá rõ về từng vị trí. Phần chuẩn bị cho interview thì bạn đọc JD họ sẽ nói rõ yêu cầu kiến thức rồi, mình dựa vào đấy mà chuẩn bị thôi.bác nói cụ thể những cv gì được kh, và em cần phải chuẩn bị kiến thức gì để đi pv ạ
mấy em cấp 3 với sv năm nhất hỏi thì biết trả lời kiểu gì hả bácThread lz gì mới đầu còn share kinh nghiệm, giờ toàn Junior Mem vô hỏi có cơ hội theo nghề, kéo gần chục page toàn hỏi interview với cấp 3 sv đại học hỏi cơ hội nghề nghiệp![]()

Đuợc mấy thanh niên đâu fency, cái động voz này tập trung đc 1-2% chứ mấy. Bạn nào thắc mắc thì anh em giải đáp thôiThread lz gì mới đầu còn share kinh nghiệm, giờ toàn Junior Mem vô hỏi có cơ hội theo nghề, kéo gần chục page toàn hỏi interview với cấp 3 sv đại học hỏi cơ hội nghề nghiệp![]()
này là thiết kế bộ thư viện các cổng logic để khi viết code RTL thì dùng các cell đó để tổng hợp lại. Ở các node công nghệ thấp thì độ khó càng cao, phải theo sát layout chỉnh từng đường dây để giảm kí sinh và optimize diện tích. Thường cái này do đội Analog đảm nhận.hóng người chia sẻ kiến thức về standard cell circuit design![]()