thảo luận Hội anh em vi mạch

Các bác custom layout cho em hỏi tại sao nên hạn chế diện tích mặt tiếp giáp giữa chất p và chất n ạ.
 
Công ti Crypto/AI bên Sin đang tuyển kỹ sư DV/DFT onsite Singapore, yêu cầu 4+ yoe, lương+benefit thuộc top này.
Ace nào có hứng thú relocate thì hộp mình nhé.
 
Sửa lần cuối:
bác nói cụ thể những cv gì được kh, và em cần phải chuẩn bị kiến thức gì để đi pv ạ
Bên digital thì có vài mảng: DV, PD, RTL, DFT. Bạn có thể lên diễn đàn vi mạch trên facebook có vài bài viết nói khá rõ về từng vị trí. Phần chuẩn bị cho interview thì bạn đọc JD họ sẽ nói rõ yêu cầu kiến thức rồi, mình dựa vào đấy mà chuẩn bị thôi.
 
Thread lz gì mới đầu còn share kinh nghiệm, giờ toàn Junior Mem vô hỏi có cơ hội theo nghề, kéo gần chục page toàn hỏi interview với cấp 3 sv đại học hỏi cơ hội nghề nghiệp :oh:
 
Thread lz gì mới đầu còn share kinh nghiệm, giờ toàn Junior Mem vô hỏi có cơ hội theo nghề, kéo gần chục page toàn hỏi interview với cấp 3 sv đại học hỏi cơ hội nghề nghiệp :oh:
mấy em cấp 3 với sv năm nhất hỏi thì biết trả lời kiểu gì hả bác
 
Thread lz gì mới đầu còn share kinh nghiệm, giờ toàn Junior Mem vô hỏi có cơ hội theo nghề, kéo gần chục page toàn hỏi interview với cấp 3 sv đại học hỏi cơ hội nghề nghiệp :oh:
Đuợc mấy thanh niên đâu fency, cái động voz này tập trung đc 1-2% chứ mấy. Bạn nào thắc mắc thì anh em giải đáp thôi
 
hóng người chia sẻ kiến thức về standard cell circuit design :p
này là thiết kế bộ thư viện các cổng logic để khi viết code RTL thì dùng các cell đó để tổng hợp lại. Ở các node công nghệ thấp thì độ khó càng cao, phải theo sát layout chỉnh từng đường dây để giảm kí sinh và optimize diện tích. Thường cái này do đội Analog đảm nhận.
1740363102816.png


1740363123727.png
 

Thống kê chủ đề

Ngày tạo
Độc Cô Cầu Thị Nghè,
Người trả lời cuối
btpdvoz,
Trả lời
4.014
Lượt xem
744.862
Quay lại
Lên đầu trang